RISC-V Design in an Open-Source Design Flow

Dieser Kurs richtet sich an Fortgeschrittene*r
Ein Digital IC-Design Ingenieur ist für die Entwicklung und Optimierung digitaler integrierter Schaltungen (Integrated Circuits, ICs) verantwortlich. Die Aufgaben umfassen ein breites Spektrum von Tätigkeiten, die darauf abzielen, leistungsfähige und zuverlässige digitale Schaltungen zu entwerfen. Das Seminar findet vom 24. bis 28. November 2025 jeweils von 9:00 bis 16:00 Uhr statt. Das Seminar findet auf Englisch statt. Inhalte sind:
  • Open-Source HDL Design Flow
  • RISC-V ISA Review, Instruction design and handling
  • HW Description Language (HDL), SystemVerilog Coding guidelines
  • Design Tools
  • HDL: SystemVerilog
  • HDL-Implementierung einer Single Cycle RISC-V-CPU
  • RISC-V Synthese für FPGAs
Aufgrund der Projektförderung durch das Bundesministerium für Forschung, Technologie und Raumfahrt (BMFTR) fallen keine Kursgebühren an. Dafür verpflichten Sie sich, an der Evaluation des Kurses teilzunehmen.
24.11.2025
28.11.2025
kostenfrei
Inhalte & Beschreibung​

Die Nachfrage für Fachkräfte in der Halbleiterindustrie ist in den letzten Jahren stark gestiegen. Immer mehr Stellen können nicht besetzt werden, so eine Studie des IW. Der Bedarf übersteigt die tatsächlichen Kapazitäten auf dem Arbeitsmarkt. Da dieser jedoch einen erheblichen Mangel an geeigneten Ingenieuren aufweist, sind Unternehmen gezwungen, auf Umschulung oder Weiterbildung der bereits existierenden Fachkräfte zu setzen. Hier greift das Bayerische Chip Design-Center (BCDC) den Unternehmen mit seinem Trainee- und Weiterbildungsprogramm im Bereich Chip-Design unter die Arme. Ein Digital IC-Design Ingenieur ist für die Entwicklung und Optimierung digitaler integrierter Schaltungen (Integrated Circuits, ICs) verantwortlich. Die Aufgaben umfassen ein breites Spektrum von Tätigkeiten, die darauf abzielen, leistungsfähige und zuverlässige digitale Schaltungen zu entwerfen. Die Arbeit als Digital IC-Design Ingenieur erfordert nicht nur fundierte Kenntnisse in der digitalen Schaltungstechnik, den physikalischen Grundlagen und der Rechnerarchitektur, sondern auch die Fähigkeit, in einem multidisziplinären Umfeld zusammenzuarbeiten und sich während des Entwicklungsprozesses an wechselnde Anforderungen anzupassen.

Die Teilnehmenden können nach Abschluss des Seminars Systeme und Schaltungen der integrierten Funkelektronik wie Empfänger, Sender sowie integrierte Hochfrequenzschaltungen wie PLL-Synthesizer, Low-Noise Amplifier, Power Amplifier, Mischer konzipieren und bewerten.   Im theoretischen Teil werden die Grundlagen einer Central Processing Unit (CPU) behandelt. Dies umfasst eine Erklärung der Instruction Set Architecture (ISA), welche die Schnittstelle zwischen Software und Hardware definiert.   Im praktischen Teil liegt der Fokus auf der Anwendung einer Hardware Description Language (HDL), speziell SystemVerilog. Dabei wird eine Single-Cycle RISC-V CPU entworfen und auf einem Field Programmable Gate Array (FPGA) integriert. Dies ermöglicht es, selbst erstellte Software (Programme) auf einem selbst entworfenen Prozessor auszuführen. Entwicklung, Simulation und FPGA-Synthese wird ausschließlich mit Open-Source-Tools realisiert.

Lernziele:

  • Grundlegende Kenntnisse im Bereich Open-Source Chipdesign
  • Grundkenntnisse der RISC-V Instruction Set Architecture (ISA)
  • Hardwaredesign mit SystemVerilog
  • Emulation einer Single-Cycle RISC-V CPU auf einer FPGA-Plattform
  • Funktionale Simulation und vereinfachter Test einer RISC-V CPU
Elektroniker mit bereits vorhandenem theoretischem Wissen über Digital IC Design. Grundlegende Kenntnisse in HDL und Rechnerarchitektur sind erforderlich.
Fraunhofer-Institut für integrierte Schaltungen IIS, Erlangen

Kosten

Aufgrund der Projektförderung durch das Bundesministerium für Forschung, Technologie und Raumfahrt (BMFTR) fallen keine Kursgebühren an. Dafür verpflichten Sie sich, an der Evaluation des Kurses teilzunehmen.

Ablauf

Der Kurs findet vom 24-28.11.2025, jeweils von 9:00 – 17:00 Uhr statt.

Kursgröße und Warteliste

Die maximale Teilnehmer:innenanzahl ist 25. Sie können auf die Warteliste setzen lassen.

Trainer

Erfahrene Ingenieure am Fraunhofer IIS und internationale Experten unter der Leitung von Prof. Dr. J. Rodrigues.

Sprache

Englisch

Informationen und Beratung

info@microtec-academy.de

Benötigte Arbeitsmaterialien

Bitte eigenen Rechner (Laptop) mitbringen. Monitore werden vor Ort zur Verfügung gestellt.

Teilnahmebescheinigung

Nach erfolgreicher Teilnahme erhalten Sie von uns eine Teilnahmebescheinigung.

WordPress Cookie Plugin von Real Cookie Banner